使用Cadence Virtuoso IC設計環(huán)境中的加速并行仿真器，這家中國的ASIC供應商獲得了更快、更可靠的驗證能力

【加州圣荷塞】全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司（NASDAQ: CDNS）日前宣布中國的海思半導體有限公司使用Cadence Virtuoso加速并行仿真器實現(xiàn)了驗證流程的巨大進步。海思使用這種備受好評的仿真器檢驗其復雜的ASIC。加速并行仿真器被世界頂級的模擬設計團隊廣泛采用，可以大幅加快設計周期，同時提供更全面的仿真覆蓋，防范錯誤。

“我們認識到我們的高端設計需要更快更全面的驗證，比如PLL和ADC，”海思模擬設計部門主管王小渭說。“用Cadence Spectre 電路仿真器的結果作為基準，通過使用不同CPU配置, 加速并行仿真器可以對多種電路實現(xiàn)3到24倍的加速，大大提高了我們大型后仿驗證的仿真能力。總的來說，加速并行仿真器能為我們的設計驗證提高40%的效率，超出了我們的期待。它完美結合到Virtuoso IC 6.1統(tǒng)一定制/模擬流程，讓我們的工程師能夠縮短設計周期，同時提高仿真覆蓋率。”

海思公司總部位于深圳，為通信網(wǎng)絡和數(shù)字媒體提供ASIC與解決方案。這些ASIC被廣泛應用于全球100多個國家和地區(qū)。海思在北京、上海、硅谷（美國）和瑞典都有設計部門。

“Cadence Virtuoso加速并行仿真器提供了新一代SPICE精確仿真能力，讓設計團隊能夠加快驗證流程，同時提高其一次性晶片成功的信心，”Cadence硅實現(xiàn)部門產(chǎn)品營銷部主管David Desharnais說。“通過采用Virtuoso流程框架內(nèi)的產(chǎn)品，海思那樣的設計團隊獲得了從前端設計到驗證的定制/模擬流程，讓他們能夠更有效率地開發(fā)項目，而且沒有降低質(zhì)量的風險。”

Virtuoso加速并行仿真器支持EDA360理念，通過廣泛的晶圓廠支持、模型與電路驗證幫助確保設計意圖保持不變。統(tǒng)一的設計意圖是成功的關鍵，也是高效硅實現(xiàn)的關鍵，這是EDA360的主要原則之一。